软件测试知识帖(71-84）

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  mso-pagination:lines-together;page-break-after:avoid">第80贴【2004－8－11】：基于边界扫描机制的标准化设计

  第三代可测试性设计技术：基于边界扫描机制的标准化设计

  鉴于结构化可测试性设计方法的一些缺点，有必要开发一种更为简单的、标准化的可测试性设计方法。为此，从1986～1988年，以欧洲和北美会员为主的联合测试行动组织（JTAG：joint test action group）率先开展了边界扫描技术的研究，提出了一系列边界扫描标准草案。1990年，IEEE组织和JTAG组织共同推出了IEEE

  1149.1边界扫描标准［18,19］。

  IEEE

  1149.1定义了一种标准的边界扫描结构及其测试接口，其主要思想是：通过在内部逻辑之间，即边界上增加边界扫描单元，实现对状态的串行设定和读取，从而提供芯片级、板级、系统级的标准测试框架。边界扫描机制可以实现下列目标：

  (1)

  测试不同单元之间的连接；

  (2)

  测试单元的功能；

  (3)

  应用边界扫描寄存器完成其他测试功能，如伪随机测试、特征分析、静态测试等；

边界扫描机制提供了一种完整的、标准化的可测试性设计方法。自从边界扫描标准出现以来，市场上支持边界扫描机制及设计开发软件与日俱增，其应用越来越广泛。需要指出的是，边界扫描机制适用于集成度比较高的单元，对于集成度较低的而言，采用结构化可测试性设计方法有可能会得到更为优化的设计结。

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  mso-pagination:lines-together;page-break-after:avoid">第81贴【2004－8－12】：新的可测试性设计思想

  随着科技与经济的发展，为提高产品的质量和竞争力，传统的纵向设计流程必然让位于“并行工程”设计。在并行工程设计环境下，可测试性技术的内涵与设计策略得到了拓展与丰富。在并行工程设计环境下，测试不仅包括了传统意义上的制造阶段以质量保证为目的的测试和使用阶段以诊断维修为目的的测试，而且还包含了产品设计实现阶段以设计验证为目的的测试，以及产品的概念设计和体系结构设计中的可测试性设计过程。并行工程设计环境下可测试性设计策略主要包括：系统可测试性的分级建模与描述策略、可测试性的递阶设计策略以及基于虚拟测试技术的可测试性设计验证策略。

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  mso-pagination:lines-together;page-break-after:avoid">第82贴【2004－8－13】：新的可测试性机制体系结构

  90年代中期推出的递阶集成BIT（HIBIT：hierarchical and integrated BIT）是一种新型的系统级可测试性设计策略，它又被称为第四代的测试性设计技术。所谓HIBIT设计是指所设计的可测试性机制具备同系统一样的递阶层次结构，即具备包括系统级、子系统级（LRU）、电路板级、多芯片模块级（MCM）和芯片级的层次结构，不同层次的可测试性机制之间通过测试总线相连，实质上，HIBIT技术是边界扫描技术的一种延伸，在HIBIT中，板级测试利用IEEE 1149.1边界扫描标准进行，而设备级、系统级的测试则通过IEEE 1149.5 MTM总线进行。

  采用分级递阶与集成可测试性机制便于进行“并行工程”的设计与开发，其主要优点是：便于测试性需求指标的分级分配；便于实现测试复用；便于实现并行分布式的测试进程，提高测试速度。实际上，HIBIT的最大特点就是引入了“并行过程”的设计思想，在HIBIT中采用了并行设计、可复用设计以及虚拟原型设计等并行工程设计方法，这是可测试性设计思想的一次飞跃。