例如，许多工程师没有意识到，基于 FPGA 的解决方案的性能会随着满足应用需求的数据缓存大小的改变而变化。虽然现在的FPGA 可以更高的时钟速率运行，当设计师把越来越多的 FIFO 映射到 FPGA 时，他们面临重大的性能局限性。设计师会使用来自 FPGA 供应商的工具，自动地将多个 FIFO 映射到单个物理存储器块中，并创建在不同的FIFO之间时域复用所需的逻辑。然而，采用这种复用方法，会使每个FIFO端口的工作频率与映射到设计中的 FIFO 数量成反比。这是因为当每个 FIFO 独立运行时，整个存储带宽是共享的。当 FIFO 器件的读写操作开始时，时序电路会在快速的 TDM 时钟域中访问物理存储器。为了完成每次存储器的存取，时序器必须将信息传回到FIFO端口的时钟域。随着 FPGA 中FIFO 数量的增加，时序电路的速度和时钟域传输的数量将会严重限制 FIFO 的性能。因此，一些FPGA供应商建议设计师把器件采用的 FIFO 的数量控制在10个之内。
高性能城域边缘网路由器设计的存储器密度也会影响 FPGA 的性能。为了充分发挥性能，设计师很自然地优先选择内嵌的数据缓冲器。所以，许多设计师选择采用更高密度的 FPGA 来满足大型数据缓冲器的存储需求。